SRAM在新一代IoT和可穿戴嵌入式设计中的作用

减少引脚数量：目前大多数SRAM使用并行接口。市场上的串行SRAM只有低容量产品。需要生产容量更高的串行SRAM;

功耗更低的高性能芯片;

片上软错误校正。

在下面的章节中，我们将介绍SRAM设计的一些关键创新，这些设计创新促使嵌入式系统开发人员考虑把SRAM用于嵌入式可穿戴产品、IoT和其它嵌入式系统应用。

芯片级封装

芯片级封装(CSP)[4]是一种缩小芯片尺寸的强大技术。根据规格要求(J-STD-012)，要满足“芯片级”要求，整体封装部分的面积不能超过晶片面积的1.5倍，并且线性尺寸不能超过晶片尺寸的1.2倍。相比之下，对于采用标准封装的晶片，整体芯片面积可以是晶片面积的十倍。因此芯片级封装有助于缩小芯片的尺寸。另外通过压缩工艺节点也可以实现类似的尺寸缩小。但就SRAM而言，转而采用较小的工艺节点会带来风险，具体在上文中已作解释。

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面积的缩小可通过取消第一级封装来实现，其中包括引脚框架、管芯连接、焊线以及铸模化合物。CSP芯片大多采用晶圆级封装，将封装材料直接堆放在晶圆片上。引脚分布类似于球栅阵列封装(BGA)，封装上的焊接凸点起引脚作用。通过缩小工艺节点可获得类似的尺寸缩小效果。

对于可穿戴应用中空间有限的电路板来说，CSP SRAM明显将是最佳选择。与仅次于它的备选方案(购买一块SRAM管芯，然后使用高级多芯片封装(MCP)技术将它与MCU管芯封装在一起)相比，将 CSP SRAM纳入设计要便捷得多。目前，CSP SRAM还没有投入量产，有些供应商将其作为定制选项提供，可能是因为目标市场(可穿戴)还没有超越嵌入式领域。不过在 SRAM 市场中，大多数主要厂商都可为他们的很多其它产品提供CSP选项。例如，赛普拉斯半导体已针对其PSoC等产品系列提供了CSP版本。因此，对于制造商来说，将这种功能延伸至SRAM应该不难。

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