SRAM在新一代IoT和可穿戴嵌入式设计中的作用

引脚数更少

在SRAM的功耗低于闪存和DRAM时，使用SRAM进行存储器扩展的主要问题是其并行接口。尽管并行接口能实现更快的读写速度，但有太多的IO需要连接。例如，如果将一个1Mb SRAM (64Kb x16) 与一个MCU连接，所需的IO数量将会是32个(16个地址，16个数据)。进行多路复用可将该数字减少至24。但容量每增加一级(2M、4M、8M 等)，引脚数就会增加1个。

极小可穿戴电路板上用来连接SRAM的IO数量有限，因为小型MCU的封装引脚数量少。要与这些MCU连接，SRAM必须突破传统的并行接口。串行闪存和EEPROM等的成功增强了串行存储器选项的市场需求。MCU使用嵌入式高速缓存已有很多年了，因此对于串行SRAM的需求直到最近几年才被发觉。串行SRAM可实现更便捷的接口连接，更少的引脚使用(单路SPI用两个，双路SPI用两个，四路SPI用四个)。此外，所需的IO数量不会随容量增加而增多。

目前，我们的串行SRAM容量低，存取速度相对较慢(存取时间达25ns，容量为1M)。在不久的将来，我们将有望刷新这两个参数。随着可穿戴产品进入全新时代，我们可能会希望MCU完成更为复杂的工作。在这种情况下，具有更高吞吐量的更高容量高速缓存/高速暂存存储器会十分有用。因此，串行SRAM 向更高速和更高容量的方向发展将对该市场十分有利。使用CSP封装缩小尺寸再加上串行接口，SRAM将会成为可穿戴产品中高速缓存及高速暂存存储器的强大选项。

高性能，低功耗

当前有两个不同系列的异步SRAM：快速SRAM(支持高速存取)和低功耗SRAM(低功耗)。从技术角度看，这种权衡是合理的。在低功耗SRAM 中，通过采用特殊栅诱导漏极泄漏(GIDL)控制技术控制待机电流来控制待机功耗。这些技术需要在上拉或下拉路径中添加额外的晶体管，因此会加剧存取延迟，而且在此过程中会延长存取时间。在快速SRAM中，存取时间占首要地位，因此不能使用这些技术。此外，要减少传播延迟，需要增大芯片尺寸。芯片尺寸增大会增大漏电流，从而增加整体待机功耗。

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