初学FPGA， 怎么从硬件上理解？
来源： 作者： 发布时间：2016-08-01 06:00:43 浏览量：endcase
8：加法器
assign c= a+b；
时序逻辑D触发器
alway@（posedge clk or negedge rst_n）
begin
if（rst_n==1‘b0）
q《=1’b0;
else
q 《=d;
end
描 述完成上面的这些，我基本上可以用上面这些标准的电路和语言描述出90%的数字电路了，先从最简单的计数器开始吧，计数器在常见不过，我们先写一个模10 的计数器，省去模块端口定义和信号定位，以下就是核心代码了，为了让LZ可以看清楚具体的电路，可能刚刚看着代码LZ可能会有些难懂，不过没有关系，要学 会硬件的思维这个是必经之路
我 们可以看到一个简单的模10计数器实际上是由4部分组成，一个比较器，一个加法器，一个选择器，和4个D触发器，所以一个计数器实际上是由上面最初介绍的 那几个基本单元组成，我打开了FPGA神器quartus，综合一些，改正了若干的语法错误，然后最终的综合的RTL电路如下
电 路和代码配合的实在是太好了 代码描述了4部分的电路，而电路也表现出来了4部分的电路，我们可以看到 ADDER 加法器，LESS_THAN 比较器，MUX21 选择器 最后一个D触发器，这就是硬件思维，硬件思维就是认为所有的数字电路都是由基本的组合逻辑和时序逻辑的组件组合而成，写出来的代码都有对应的最小的电路组 件来对应，既然代码都写出来代码，那我们就来看看时序图，来验证一下 时序逻辑的输入和输出总是延迟一个时钟周期，组合逻辑的输入和输出在同一个时钟周期，开始搭建testbench，此处省略一万字，熟悉的波形终于出来了
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