初学FPGA， 怎么从硬件上理解？

　　先理解组合逻辑和时序逻辑，后面就好说了，这里先讲讲狭义的组合逻辑和时序逻辑，时序逻辑一般指的是D触发器，组合逻辑指的是：与门 或门 非门，比较器，选择器，编码器，译码器，加法器，当然还有两类比较特殊的就是三态门和RAM，时序逻辑D触发器需要时钟来驱动的，也就是必须要有时钟才会 动作，而组合逻辑不需要时钟驱动，在时序图上的表现就是时序逻辑的输出比输入晚一个时钟周期，而组合逻辑输入和输出都是在同一个时钟周期，所有的数字电路 都是由组合逻辑和时序逻辑构成，大到CPU，小到电子表芯片，然后我们看看上面的组合逻辑和时序逻辑怎么来用硬件描述语言来描述。

　　1：与门

　　assign c = a&b；

　　always@（*）

　　c=a&b

　　2：或门

　　assign c = a|b；

　　always@（*）

　　c=a|b

　　3：非门

　　assign c = ~a；

　　always@（*）

　　c=~a

　　4：比较器

　　assign c = （a》=b）？1‘b1:1’b0；

　　always@（*）

　　if（a》=b）

　　c=1‘b1;

　　else

　　c=1’b0;

　　5：选择器

　　assign c = （a》=b）？d:e；

　　always@（*）

　　if（a》=b）

　　c=d；

　　else

　　c=e;

　　6：译码器

　　always@（*）

　　case（a）

　　2‘b0;c=4’b0001;

　　2‘b1;c=4’b0010;

　　2‘b2;c=4’b0010;

　　2‘b3;c=4’b1000;

　　endcase

　　7：编码器

　　always@（*）

　　case（a）

　　4‘b0001 ：c=2‘d0;

　　4’b0010 ：c=2’d1;

　　4‘b0010 ：c=2’d2;

　　4‘b1000; c=2’d3;

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