基于ESL并采用System C和System Verilog的设计流程

　　Synopsys的Discovery验证平台是这类集成验证环境最好的实例之一，它同时集成了对SystemC和SystemVerilog的支持。它提供了高性能的RTL验证，包括仿真和形式分析、体系架构开发以及提供一个对广泛的测试平台所需的基础支持，来处理事务处理级建模的验证。

　　通过观察目前的SoC设计，我们可以大致了解为什么ESL工具和方法在控制设计成本和帮助准时发布产品方面起到了关键性的作用，并且了解到那些影响到SoC性能和成本的关键性决策是在项目早期通过采用事务处理级建模方法建立的虚拟原型做出的。

　　SystemC是一种非常适合于创建、仿真和分析设计的事务处理级模型的语言。SystemVerilog是理想的硬件实现语言。SystemC和SystemVerilog的良好结合能支持混合（事务处理和硬件）模型。此外，这项结合让SystemVerilog的强大验证能力能够在事务处理级模型的验证工作中充分发挥，而相同的验证平台还可以适用于硬件验证工作。

　　SystemC和SystemVerilog结合起来提供了当今先进芯片所需的一套从ESL至RTL设计流程的真正的、基于标准的解决方案。通过将SystemC和SystemVerilog结合到一个单一的验证环境中，可以高效地建立和验证分析体系结构所需要的事务处理级虚拟原型，并在设计工作的早期开发内嵌的软件。

参考文献
[1] IEEE APPROVES SYSTE MVERILOG(r) and VERILOG(r) STANDARDS FOR ELECTRONIC DESIGN: http://standards.ieee.org/announcements/pr_p1364-1800.html
[2] Verification Methodology Manual for SystemVerilog, Janick Bergeron, Eduard Cerny, Alan Hunter and Andrew Nightingale, 2005, Springer Science+Business Media
[3] System Design with SystemC, Thorsten Gr?tker, Stan Liao, Grant Martin and Stuart Swan, 2002, Kluwer Academic Publishers

作者简介：
Rindert Schutten在EDA行业拥有20多年的相关经验，目贴片电感前在Sysnopsys公司的验证产品部负责系统级设计工具方案业务，他曾经带领公司的专业化验证服务团队与行业内的领先

厂商一同应对SoC验证中的最严峻挑战。

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