基于ESL并采用System C和System Verilog的设计流程

　　目前，SystemC和SystemVerilog均得到了广泛应用，并由IEEE和其它工业组织进行了标准化，得到了由各家EDA供应商提供的工具的广泛支持。而将SystemC和SystemVerilog组合起来，能够最大范围地解决可能出现的对事务处理级的建模问题以及满足工程师的偏好，并提供一套从ESL至RTL验证的完整解决方案。

　　SystemC

　　SystemC是一种灵活的基于对象的结构化建模语言，设计用于对包括TLM在内的多种抽象层级进行建模。SystemC以C++库来实现，其中将并发性结合进传统C++语言框架中。贴片电感

　　虽然SystemC语言相对较新，但SystemC的采用具有重要的意义。原因之一是，在SystemC成为标准以前， 许多公司和大学已经在采用以前的各自专有C/C++库在事务处理级上对系统进行建模。这样，SystemC就向这些设计人员提供了一种实现他们的事务处理级方法学的工作标准方式，并提供了一种更为便捷的途径交换系统级IP和知识。第二个原因是，SystemC使各种（基于C语言的）工具和仿真器相对较为容易的集成，例如，集成微处理器核心用的指令集仿真器（ISS），并具备借助C++大量的专家，采用这一语言方便地来加快工作。

　　关于SystemC的典型使用情况，根据最近有关SystemC的出版物以及各项调查中得知，例如SystemC用户中的绝大多数正使用这种语言来执行建模（68%）、体系架构开发（68%）、事务处理级建模（56%）和硬件/软件协同仿真（56%）。

　　SystemC最初在OSCI（开放SystemC发起组织）中发展而来色码电感，它的语言参考手册（LRM）最近已经获批成为IEEE 1666标准（见参考文献[1]）。

　　SystemVerilog

　　SystemVerilog是一种相当新的语言，它建立在Verilog语言的基础上，并新近成为下一代硬件设计和验证的语言。SystemVerilog结合了来自

Verilog、VHDL、C++的概念，还有验证平台语言和断言语言，也就是说，它将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来。由于拥有这样的概念以及它与Verilog的向上兼容性，使其对于进行当今高度复杂的设计验证的验证工程师具有相当大的吸引力。能够采用SystemVerilog进行验证的另一项成功因素是方法学手册和架构的更早可用性，例如在SystemVerilog的验证方法手册（VMM）(见参考文献[2])中所描述的验证平台方法（这一方法是由ARM和Synopsys合作开发的）。

　　上述这些特点，以及SystemVerilog是一项得到了所有主要EDA供应商支持的IEEE标准的事实，使得SystemVerilog实质上成为了硬件设计和验证的首选语言。

　　SystemC与SystemVerilog特点比较

　　就SystemC和SystemVerilog这两种语言而言， SystemC扩展了C++在硬件方面的适用范围，而SystemVerilog扩展了Verilog在基于对象和验证平台方面的适用范围。而这两种语言均支持诸如信号、事件、接口和面向对象的概念，但每一种语言又均拥有自己明确的应用重点：
　　●SystemC对于体系架构开发编写抽象事务处理级（TL）模型、或执行建模来说最为有效，特别是对于具有很强C++实力的团队和有基于C/C++ IP 集成要求（如处理器仿真器），以及为早期软件开发设计的虚拟原型来说，更是如此。
　　●SystemVerilog对于RTL、抽象模型和先进的验证平台的开发来说最有效率，因为它具备了执行这方面任务所需的基础架构，例如受限制随机激励生成、功能覆盖或断言。
　　●SystemVerilog显然是描述最终的RTL设计本身的首选语言，不仅在于其描述真实硬件和断言的能力，还在于对工具支持方面的考虑。

　　这并不意味着每种语言不可以用在不同的应用中。 实际上，SystemC可以用于验证平台和描述RTL结构，而SystemVerilog也可以用于编写高层事务处理级模型。但是，每一种语言都用于自己的重点应用时，它们可以达到最佳的效率。这点对于复杂的项目特别适用，在这种项目中，不同的任务分属于不同的组，通常有不同的技能要求。注重实效的解决方案以及符合设计团队的多种技术要求的方法是同时使用SystemC和SystemVerilog来开发和验证当今设计流程需要的虚拟原型的事务处理级模型。

　　集成的仿真环境

　　将SystemC和SystemVerilog集成在同一个解决方案中，归根结底是需要提供混合SystemC和SystemVerilog的仿真和调试环境。这项集成的核心在于能够直接从SystemVerilog任务中调用SystemC成员的能力，反之亦然，可以从SystemC成员中直接调用SystemVerilog任务。很明显，这样就要求在SystemC和SystemVerilog的时间概念之间达到同步。

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