基于ESL并采用System C和System Verilog的设计流程

　　ESL解决方案的目标在于提供让设计人员能够在一种抽象层次上对芯片进行描述和分析的工具和方法，在这种抽象层次上，设计人员可以对芯片特性进行功能性的描述，而没有必要求助于硬件（RTL）实现的具体细节。

当今，芯片设计需要进行深入的系统级仿真，以确保设计的体系架构合适均衡。在绝大多数情况下，所进行的这些仿真还要求在芯片的仿真模型上运行大量的软件，以覆盖所需的功能。为了让这些仿真具有合适的执行性能，架构设计正在向电子系统级（ESL）解决方案发展。本文探讨了一种基于SystemC和SystemVerilog的设计流程如何满足极为复杂的硬/软件系统级芯片（SoC）的设计周期和降低风险的目标。

　　复杂性催生ESL方法学

　　为了探讨ESL在设计流程中的作用，我们首先看一下当今的主要设计原则。下面的图1所示是一个十分典型的芯片。目前，这类SoC的一大部分是采用IP模块进行组装的。这些模块部分来源于以前的设计，其它是从内部IP库获取的，或者是由外部IP提供商所许可使用的。当然，SoC中还包含了需要重新创建以加入关键性功能的模块。

　　据普遍预计，对于下一代90纳米和65纳米

设计而言， IP的使用将进一步增加。SoC还将包含多个可编程部件，例如中央处理器（CPU）和数字信号处理器（DSP）。有了这些部件和众多的（甚至更大的）IP模块，为了SoC设计的成功，在性能、功耗和芯片制造成本之间通过快速组装、仿真和分析各项体系结构方案寻求最佳平衡的能力正在变得越来越关键。

　　除了硬件设计任务以外，软件设计任务也正在成为SoC设计流程中一个不可或缺的组成部分。传统上，软件设计任务标准情况下只在芯片的硬件原型已经提供后才执行。例如，在无线领域，这种方式经常导致产品推出时间计划的延迟，原因是“软件尚未完成”。为了解决这个问题，一种“虚拟原型”的概念出现了。虚拟原型是目标芯片的一种高速（20MHz以上）事务处理级模型，这个模型让软件开发工作在硬件原型完成前数个月前就可以开始了。

　　新兴的SoC设计流程

　　图2所描述的设计流程有利于引导SoC开发人员尽力解决这些难题。这一设计流程以ESL流程为起点，包含三项紧密相关的行动——产品规格确定、体系架构设计以及软件执行平台的开发。这个ESL流程的一项关键要求是它催生了一种硬件和软件并行开发的流程，为需要设计的新逻辑模块提供了详尽的规格，并提供事务处理级的虚拟原型，而软件开发任务就可以在这一原型上执行。

　　ESL阶段之后是RTL设计/验证和软件开发任务的并行执行，这样在创建了硬件原型（要求提供RTL）的同时，也能够提供必需的软件。

　　与此类似，在芯片物理设计完成，代工厂即将交货之时，绝大多数或全部的所需软件均已经准备好并经过验证，从而确保大幅缩短最后的硬件/软件集成阶段。

　　事务处理级建模——ESL的关键

　　事务处理级建模提供了用于构建上述虚拟原型的关键技术。系统的事务处理级模型描述了系统各个功能单元之间的抽象操作（事务处理）。典型情况下，这些事务处理是各个功能单元之间交换的整个的数据结构（或对象）上读取/写入或发送/接收操作。

　　事务处理级模型的仿真速度比RTL模型快出若干个数量级。首先，它不对每一个硬件信号的功能进行建模，而是在抽象数据类型（可能代表了许多单个信号）上操作的模型，从而实质性地加快了仿真的速度。第二，通过使用抽象数据类型来代表RTL内多时钟周期的数据传输，甚至可以让仿真的速度增加更快。因此，将这些因素结合起来，TLM模型比同等的RTL模型的运行速度快出100倍至1000倍以上都是常见的，这个速度已经快到足以运行相当大的软件。

　　当今，在RT上的抽象层次已经十分明确，但TLM尚未达到这样的程度。实际上，适当的TL抽象层次经常取决于应用领域和运行仿真的首要目的。某些应用要求周期上的精确性，例如对具体的高速缓存器特性的分析。而某些应用甚至可能要求在开发流程中与RTL模型建立部分关联，而其它应用（典型为软件开发任务）只需要功能上的精确度。

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