基于短时能量和短时过零率的VAD算法及其FPGA实现

　　在FPGA设计中，多时钟设计会带来不稳定的隐患。为了提高系统的稳定性，本设计采用一个双口的FIFO作时钟隔离。FIFO模块具有16位的数据输入口及16位的数据输出口、8kHz时钟输入口以及系统主时钟输入口。此外，由于FIFO的读速一体成型电感度大于写速度，因此当FIFO为空时，需要输出一个emp共模电感器ty信号。

　　在高通滤波、平均能量计算、判决、控制这四个模块中均可采用单时钟设计，而且所使用的时钟均为系统主时钟。

2．2 滤波器模块

　　滤波器对输入信号进行高通滤波的预处理。高通滤波器的传输函数采用CS-ACELP算法所使用的传输函数^[4]：
　　
　　FPGA中IIR滤波器的设计一般采用如图3所示的流水线结构（图中以2阶IIR滤波器为例）。这种结构的滤波器可在一个时钟周期内完成一次滤波计算^[5～6]， 并行度较高，但硬件上需要5个乘法器、4个加法器和若干个寄存器，占用了较多的资源。采用非流水线结构的滤波器（仍以2阶IIR滤波器为例）的结构如图4所示。其中：fifo_out为FIFO模块输出的数据，empty为FIFO是否为空的标志信号，ready_out信号为完成一次滤波计算的标志信号。此结构的滤波器每5个时钟周期完成一次滤波计算，并行度较低，但在硬件上只需要1个乘法器、1个累加器、1个计数器以及若干个寄存器。

　　由于本文的算法其信号的采样率只有8kHz，非流水线结构滤波器的处理速度已可以满足要求。因此，为了合理利用资源，本设计采用了基于非流水线结构的滤波器。同时考虑到系统的同步性和稳定性，所设计的滤波器每8个时钟周期完成一次滤波运算并将结果锁存。表1为两种不同结构的滤波器（系数采用18位量化，即2位整数加16位小数）在同一器件上实现的结果比较，所用器件为Altera公司CycloneII系列的EP2C5T144C7，综合工具为QuartusII 5.0，优化选项均为balanced。由表1的比较结果可以看出，虽然非流水线结构的滤波器速度比流水线的慢，但所使用的资源却大大减少，并且能在101.61ns内完成一次滤波计算，可满足实时性的要求。此模块的处理延迟为8个时钟周期。

2.3 加窗、平均能量计算模块

　　（1）相关公式
　　将通过高通滤波器的信号进行加Hamming窗处理，窗长为80个数据。处理所使用的计算公式如下：
　　
　　其中，x(i)为通过高通滤波器后的信号，y(i)为经过加窗处理后的信号。
　　对经过加窗处理过的信号，计算其平均能量的计算公式如下：
　　
　　其中，y(0)、y(1)、……、y(79)为经过加窗处理的信号，E_average为该帧的平均能量。

　　在加窗的计算中涉及到余弦的运算塑封电感，为了节省资源及提高处理速度，采用查表法来得到0.54－0.46×cos（e×i/79）部分的数值。

　　（2）平方器的实现

　　由于平方运算与普通的乘法器相比具有一定的特殊性，因此在平方器的硬件实现上采用如下的算法来减少硬件资源并提高运算速度：

　　设X的二进制表示为 I_n I_n-1……I₁I₀，I_{i一体成型电感器j}为第i位和第j位的乘积。由于在平方运算中I_ij＝I_ji，故 I_ij＋I_ji＝2I_ij。因此以4bit数的平方运算为例，参考图5，可以通过合并相同项后，左移一位（相当于乘2运算）来减少部分积的位数^[7]。对所得到的部分积使用Wallace压缩树将部分积压缩至两组，然后再使用超前进位加法器来得到最后结塑封电感器果。

　　由于本模块计算得到的平均能量仅用于同语音判决模块中的门限比较，出于节省硬件资源的考虑，该平均能量工字电感器和语音判决模块中的门限均不化成电感位移传感器dB单位。通过Matlab仿真验证，这种做法并不会影响到最后的判决结果。加窗、平均能量计算模块的处理延迟为5个时钟周期，图6为本模块的结构框图。图中的ready_out信号为高通滤波模块完成一次滤波计算后输出的数据可读信号，acc_clken信号为累加器的时钟使能信号。

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