基于MSP430行驶车辆检测器的设计
来源： 作者： 发布时间：2016-02-16 06:38:05 浏览量：为了体现本系统多分辨率的特点，需要改变SAA7111A的默认采样分辨率，通过CPLD的逻辑控制就可以得到多分辨率图像数据。本文选择从默认分辨率720×625到设定分辨率640×480的采集，因此就需要进行、场延迟，舍弃部分像素。通过写SAA7111A中I2C寄存器行同步开始寄存器(子地址06)和行同步结束寄存器(子地址07)可以直接控制行同步有效时间，因此可以省略行延迟电路设计，而场延迟是在CPLD中实现。
逻辑功能设计大体分为以下几个部分：DSP与CPLD的总线切换逻辑;场延迟部分(HREF的下降沿进行计数器设计);LLC2控制的SRAM 地址产生部分;SRAM片选信号、写信号以及同步时钟选择时序控制部分。其中CPLD和DSP之间的总线管理是设计中的难点。图像采集时序如下图所示。
图2：图像采集时序图
具体描述如下：置低DSP的XF引脚产生START采集启动信号，它向CPLD发出图像采集命令，当VS上升沿来临时，如果RTS0为低电平，则表明是奇场即将到来，产生ODD高电平信号，对ODD取反再与DSP输出的nPS相或后用作SRAM (ODD)的片选信号CS_ODD。在VREF上升沿时刻，启动场延迟计数器，场延迟是在CPLD中实现的，从每帧625行到480行需要舍弃145行 (奇、偶场各采集240行)，在CPLD中利用行同步参考信号HREF进行计数器设计(HREF<240)。场延迟结束时，置高HREF145信号，有效图像数据采集开始接受，当VREF出现下降沿时，置低HREF145信号，奇场图像采集完成;如果RTS0为高电平，则表明偶场即将到来，产生 EVEN高电平信号，对EVEN取反再与DSP输出的nPS相或后用作SRAM (EVEN)的片选信号CS_EVEN，场延迟仍然利用行同步参考信号HREF进行计数器设计(HREF<240)来实现，场延迟结束时，置高 HREF145信号，有效图像数据采集开始接受，当VREF出现下降沿时，置低HREF145信号，偶场图像采集完成。此外GCSWITCH信号作为 CPLD选择内部时钟的控制信号，当GCSWITCH为高电平期间，表示CPLD获取总线权，系统处于图像采集阶段，CPLD内部时钟为LLC2;当 GCSWITCH为低电平期间，表示DSP收回总线权，系统处于图像处理阶段，此时CPLD内部的时钟信号为DSP输出时钟信号CLOCKOUT。奇、偶场图像存储器采用了ISSI公司的l0ns级256K×16高速SRAM，LLC2时钟为13. 5MHz，即每个像素时钟大约为74.1ns，每一个LLC2脉冲产生一次SRAM地址，相对于SRAM的10ns级的读写周期来说完全可以满足要求。利用LLC2(约13.5MHz)时钟进行写逻辑时序控制设计如下图所示：
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