基于FPGA的高速数据存储系统优化设计

2.2 存储逻辑优化设计

针对存储模块数据总线扩展带来的逻辑控制难题，本设计利用FPGA内部丰富的存储资源以及VHDL语言的可操作性和高灵活性，在FPGA内部构造双端口RAM[3]，实现数据缓存，提出以下两种方案：

方案一：利用FPGA内部双口RAM资源，构造8 KB的缓存FIFO。图5所示为存储模块的逻辑原理框图。当存储模块采集信号有效并进入记录状态时，数据流以60 MB/s的速率写入缓存。当写入数据个数大于4 096时，便以30 MB/s速率从缓存中读出4 096个数，写入Flash(A)中；同时继续判断缓存中的数是否大于4 096个，若大于，同样以30 MB/s速率读出4 096个数写入Flash(B)中。依次交替循环，利用两片Flash完成有效数据的写入过程。

经过多次测试，发现存储数据回读后经常出现某位置4 096 B与前4 096 B帧计数颠倒的情况。分析是由于双端口RAM为异步操作造成地址补偿信号offset的值误判引起的[4]。双口RAM写时钟是根据LVDS解串出来的恢复时钟，而读数时钟是逻辑控制模块的120 MHz时钟，所以RAM读写时钟为异步时钟。RAM中的读操作是在地址补偿信号offset满足要求的情况下进行的，而offset的值是在120 MHz时钟下进行判断，可能此时写地址正处于变化状态，使得写地址的值不稳定，导致offset的误判，从而出现帧计数颠倒的现象。

方案二：在方案一8 KB RAM之后增加两个4 KB双口RAM，构成二级缓存[5]。实现两级缓存的逻辑原理框图如图6所示。对于单路的LVDS信号，数据以60 MB/s的速率写入一级缓存，当判断写入数据大于7 106后，以60 MB/s的速率连续读取4 096个数据至二级缓存(A)，同时控制Flash(A)模块对二级缓存(A)中的数据进行判断，当写入数据大于10个后，以30 MB/s速率连续读取4 096个数并写入Flash(A)中；同时，如果判断一级缓存中数据个数大于7 106，同样以60 MB/s速率连续读取4 096个数据，写入二级缓存(B)，当控制Flash(B)模块判断二级缓存(B)中数据大于10个后，同样以30 MB/s速率读取4 096个数写入Flash(B)。Flash操作交替进行，实现LVDS有效数据轮流有序地写入两片Flash。当执行Flash读操作时，为了保证数据的完整性和正确性，按照写操作时序依次交替读出两片Flash中的数据[6]。

采用方案二的设计，单片Flash的写入速率达到30 MB/s，进行并行扩展后，使得LVDS数据流同时流入两片Flash，写入速率可达60 MB/s，实现了传输速率与存储速率的良好匹配。经过多次测试，回读数据无异常情况出现。因此，采用第二种设计方案。

存储模块一级缓存到二级缓存切换时序如图7所示。8k_rdclk表示一级缓冲的读时钟，8k_data表示一级缓存中读出的1 B数据，8k_addrb表示一级缓冲读地址，a4k_wrclk表示二级缓存(A)的写时钟，a4k_addra表示二级缓存(A)的写地址，b4k_wrclk表示二级缓存(B)的写时钟，b4k_addra表示二级缓存(B)的写地址。

图8所示展示了读二级缓存写入Flash时序图。4k_rdclk为二级缓存4 KB的读时钟，4k_data为从4 KB缓存中读出的数据，4k_addrb为4 KB缓存的读地址，flash_data为写入Flash中的数据，we为Flash的写信号，countbyte为写入Flash的字节计数。

2.3 存储器硬件优化设计

由于在飞行试验过程中，存储器落地时会受到地面很大的冲击作用，容易造成内部电路板损坏，因此需要在电路板与机械结构之间填充满缓冲介质[7]。尽管如此，很多情况下晶振也会不可避免地遭到破坏，直接影响到存储数据的回收，而飞行试验的存储数据对于航天插件电感厂家分析具有至关重要的作用。因此在存储器设计时采用多备份的设计原则，即将采集数据同时灌入甲、乙两个存储器，每个存储器内部分别有两个存储体，存储体之间相互独立、互为备份，存储有相同的数据。

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