采用DSP、PLD和ASIC实现多速滤波器设计的比较

举个简单的例子来说明一下多相分解的工作原理。在该例中滤波器系数为24，插值因子为4。由于滤波器插值因子为4，因此实际上大多数输出到滤波器的数据为零，通过执行特殊的乘法操作可以消除这些零数据的系数。例如，第一个输出数据可以单独由系数C0、C4、C8……C20确定，而第二个输出数据则由C1、C5、C9……C21等系数决定。在这种情况下每个输出只要求6次乘法运算而不是24次乘法运算，调整插值因子可以减少运算速率。对于插值因子为12的388抽头滤波器，每个输出只需33次乘法即可确定。多相插值器可以用388MIPS完成相同的运算量。


抽取结构同样也可利用类似的技术。在本例中抽取因子为4，因此4个数据点经过滤波后只剩下了1个，其实没有必要去计算被丢弃的取样点数。多相抽取器将数据分配给4个较短的多相滤波器(抽取因子为4)，最后将4个滤波器的输出叠加在一起从而形成最终滤波输出。每个多相滤波器以抽取后的数据速率输出数据，从而降低了对抽取器的性能要求。

当然可以综合运用多种方法以进一步降低运算速率。例如，可以对多相结构中的每个单级滤波器执行多级滤波。

采用DSP和内核的实现方案

从实现层次看，需要采用特殊的结构(占用最小的器件资源,工作于最低的功耗等)。这种方案的选用取决于运算速度要求，对于要求几百MIPS的情形采用DSP就是很理想的方案，某些DSP器件的运算速度能达到1GOPS，采用DSP的典型设计还能做滤波以外的其它工作，在处理器执行的所有不同功能上谨慎地分配MIPS也很有必要。

许多情况下用户都会做出MIPS预算，并根据具体性能要求选择DSP。如果性能要求超过了单片DSP的处理能力，可以考虑多种应变方案，如将任务分配到多个DSP上，或采用硬件协处理器来加速运算量巨大的任务，此时，采用ASIC和PLD电感器生产器件就恰到好处。

采用专用逻辑器件的实现方案

许多半导体供应商都提供能实现插值功能的专用芯片，这些芯片包含若干用于实现滤波功能的乘法器，因此能获得比DSP器件更优异的性能。它们还能支持固定数值的系数和特定的插值或抽取因子。

ASIC和PLD方案可以结合起来形成“用户专用硬件”产品。采用这种方法后可以在一个时钟周期内计算全部127抽头的FIR滤波器(比DSP快两个数量级)。设计中要仔细考虑后续工作，如HDL仿真、综合、验证、可测性及故障覆盖率，这点在DSP设计中也一样。

对于完全并行的插值滤波器来说，将滤波器进行多相分解可以产生由较短滤波器构成的滤波器组。为了在一个时钟周期内进行一次滤波运算，多相滤波器中的每个系数必须配备一个乘法器。在每个输入时钟周期要完成两个任务：1.数据存贮到每个多相结构中；2.每个滤波器会产生N个输出。最后输出时钟会在同一时间扫描所有的各相滤波器，就如同是单一输入时钟的效果。

时钟域与静态时序分析

将设计分解开来可以得到二个时钟域，即输入时钟与输出时钟，输出时钟速率是输入时钟速率的整数倍。输出结构(一个简单的乘法器)需要以高于输入多相滤波器的数据速率工作。当进行专用硬件(如ASIC或可编程逻辑)设计时可以考虑减小时钟域的数量。当用ASIC产生扫描向量时需要另外增加时钟域，通过静态时序分析可能还需消除一些错误路径。采用可编程逻辑器件，可供选择的时钟一体成型电感信号数量是固定的，因此每个时钟域也就显得更加珍贵。

当时钟使能端作用于多相结构中的触发器时，就有可能采用输出时钟对整个结构进行时钟控制。采用时钟使能功能，多相结构只需运行于输入时钟速率(较慢的时钟信号)，还可放宽这些复杂结构的时序要求。这使多相结构成为一个多循环组件，静态时序必须符合多循环规范。在ASI电感器的识别C和PLD为主的设计流程中使用的时序分析工具需要支持多循环规范。

当设计ASIC时，所需数量的乘法单元可以集成进芯片中，并且可以在最小的面积上获得所要的速度。ASIC实现方案要比DSP和PLD实现方案的灵活性低，任何改变都需要对整个系统作重新设计(既费时又费力)。

采用PLD结构的滤波方案

PLD实现方案则不同，用PLD实现滤波功能可以采用两种结构：串行与并行，这两种结构都能有效地将系数映射到查寻表格并执行乘法运算。完全并行的结构可在单个时钟周期内进行完整的滤波运算，而串行结构需要将运算分配在若干时钟周期内完成(取决于输入数据宽度)，因此串行结构的吞吐量较小，但串行结

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