基于降压DC转换器的误差放大器的设计

考虑到误差放大器的输入是带隙基准通过电阻网络分压得到的基准电压Vref，为了消除基极电流对基准分压网络的影响，电路的输入级利用了输入偏置电流消除结构[3]。在图2中，三极管Q1和Q2发射极电流大小相等，其基极电流也相等，通过M2和M3的等比例镜像关系，Q2的基极电http://www.siyinzg.com/贴片电感 流完全流过M3，因此没有基极电流流过基准电压分压网络，从而不会影响基准的分压精度。

另外，该误差放大器包含软起动电路(由M5、M6、M21、M22、C1组成)，可以使在上电过程中控制参考电压缓慢变化，则输出电压也可以随参考电压缓慢变化，从而消除浪涌电流的出现。

软起动时间为：

3 系统补偿电路的实现

误差放大器为DC-DC环路提供一个高增益级，改善了系统的线性调整率和负载调整率，并且其输出级是一个高阻节点。因此考虑到整个环路的稳定性，在误差放绕线电感生产加工大器的输出加入补偿网络，使系统的主极点在带宽范围内。考虑到是电流模式[4]控制，采用补偿方式如图3所示。

补偿网络传输函数为：

可见补偿网络引进一个零点fz1和一个极点fp1，误差放大器的输出电阻产生一个极点fp2。

考虑到C1远大于C2，所以主极点为：

为了DC-DC环路的稳定，在设计时可以用补偿网络引入的零点fz1去补偿输出级产生的主极点，从而确定补偿网络的参数。

4 仿真结果及分析

本文设计是基于CSMC 0.5 μm BCD工艺库，使用Candance Specture进行仿真，仿真条件为25 ℃下全典型模型。

图4给出了该误差放大器频率特性的仿真。由图可以看出，在低频时该误差放大器的差模放大倍数为Av=56 dB，共模放大倍数为Ac=-50 dB，所以有共模抑制比CMMR=106 dB，满足本设计中对误差放大器高CMMR的设计要求。

PSRR的仿真结果如图5所示，在低频段，误差放大器的放大倍数为56 dB，电源到误差放大器输出放大倍数为-73 dB，因此，PSRR=129 dB。随着频率增加，PSRR开始降低，当频率达到44.58 MHz时，PSRR降到0 dB。在误差放大器工作范围内，满足系统对PSRR的要求。

表1给出了相同应用下的不同误差放大器的共模抑制比和电源抑制比的仿真结果对比，可以看出本文设计的误差放大器具有更高的共模抑制比和电源电感器的识别抑制比，性能更好。

5 结论

本文提出一种应用于BUCK型DC-DC控制器的高性能误差放大器，并给出了一种环路补偿方案。该误差放大器具有高的共模抑制比和高的电源抑制比。基于CSMC 0.5 μm BCD工艺库的仿真结果表明，该误差放大器的共模抑制比为106 dB，电源抑制比为129 dB。对比可以发现，该设计性能更好，更能满足DC-DC转换器的系统需要。

参考文献

[1] 王水平，于建国，宣宗强，等.DC/DC变换器集成电路及应用[M].西安插件电感：西安电子科技大学出版社，2005.

[2] Willy M C S.模拟集成电路设计精粹[M].陈莹梅，译.北京：清华大学出版社，2008.

[3] 刘志峰，张波，李肇基.一种具有高稳定跨导的OTA设计[J].中国集成电路设计，2006，15(5)：36-39.

[4] MANIKTALA S.精通开关电源设计[M].王志强，译.北京：人民邮电出版社，2008.

[5] 来新泉，刘鸿雁，刘维京.一种新型CMOS误差放大电路的设计[J].微电子学，2006，36(3)：377-380.

[6] 张承，唐宁，邓玉清.一种基于PWM的CMOS误差放大器的设计[J].电子设计工程，2011，19(3)：38-41.

为什么这个运放同相端与输出端接了个电阻？其中R19连接着同相端与输出，这是何解？实在想不出来原因迟滞比较器，防止扰动电压搞的IC死去活来。
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书白念了。
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防止扰动电压搞的IC死去活来
斑竹的这句话真过瘾3#

周洁敏教授讲的：“”PFC电感计算”用AP法求磁芯，


AP法求磁芯公式如上。等式左边有德尔塔B，由于德尔塔B=2BK.带入式中变成等号右边的形式，请问等式分母中的k值怎么计算的。
暈了~式中的B应该是磁芯本身的Bm，从磁滞回线可

合理设计板内地线布局通常一块印制电路板都有若干个单元电路，板上的地线是用来连接电路各单元或各部分之间接地的。板内地线布局主要应防止各单元或各部分之间的全电流共阻抗干扰。
（1）各部分（必要

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