基于ADSP-BF531的数字音频选择系统

1 引言

随着数字电路广泛应用，广播中的数字信号逐步取代传统的模拟信号。本系统设计采用ADSP-BF531和EMP7128实现了广播常用的AES3数字信号实时检测和动态分配功能。

2系统功能简介

音插件电感频数字选择系统是由母板、控制板和分配板组成。AES3信号分为10组，每组3路信号是由机箱直接输入母板，母板再将每组信号分别送入10块分配板。分配板对输入信号进行解析，再根据用户的要求选择符合要求的信号输出，并显示当前各路信号的质量。控制板与上位机相连，控制上位机各组信号输出。

音频数字选择系统原理：接收3路AES3广播信号，A路为主路，无特殊情况时为输出信号。若A路出现无信号或信号电平过低等情况，系统将自动切换至B路。若B路有问题，切换至C路。若3路输入信号均有问题，则输出应急信号。应急信号由上位机提供。同时，上位机将实时监控各路信号，并随时切换。

本系统是由音频信号分配模块、控制模块、上位机组成，如图1所示。

本系统同时输入10组30路信号，分别由10块分配板卡完成信号分选。1块控制板卡控制10块分配板卡，并检测其状态，实现各分配板卡与上位机通信。

3 AES3信号分析

AES／EBU数字音频接口标准采用一个双相标识(Biphase mark)的调频通道编码调制串行数据，使之无直流(DC-Free)和自同步(Self-clocking)。调频编码中，每一个数据码转换为两位通道码，一位通道码1引起传输信号的一次变化。未经加工的串行数据不能直接通过电缆传输，必须调制(编码)使之成为一种含有与码值无关的时钟信贴片电感号波形。在接收器中，数据分离器电路能将传输信号锁定在内置时钟并分离上音频数字信号。AES3的帧格式如图2所示。

4系统硬件设计

4.1分配板卡

分配板主要包括CS8420、MAX3095、ADSP-BF531以及CPLD等器件，分配板卡信号电路连接如图3所示。

输入信号进入板卡后，首先进入数字音频采样率转换器CS8420。CS8420不但町以在不影响信号流的情况下提取AES3信号，而且能够改变信号采样速率。CS8420需要由ADSP-BF531从SPI接口通过CPLD进行初始化，其片内有128个控制寄存器和数据寄存器，前14个为控制寄存器。CS8420必须在系统上电后初始化才能正常工作。CS8420内部寄存器时序有很大不同，如图4所示，读取CS8420寄存器时，1个SPI周期需接收16位数据即可读取CS8420内部寄存器数据。完全与ADSP-BF531的SPI接口相匹配。在写入CS8420寄存器时，1个SPI周期需接收24位数据才能写入数据。而ADSP-BF531的SPI接口1个周期最多发送16位数据，因此对于CS8420的写操作，ADSP-BF531必须发送两次数据。CPLD修正其片选信号，才能完成写操作。CS8420初始化后，开始对输入信号解码。可通过两种方式输出解码信号，即SPI接口和同步串口输出方共模电感式。这里采用后者输出解码信号，再输入CPLD，并进入ADSP-BF531。由于存在3路输入音频信号，所以需要3片CS8420。这些CS8420分别将解码信号送人CPLD，再由CPLD分时送入共模电感器ADSP-BF531的SPORT端口。

系统的数据处理采用Blackfin531。Blackfin531处理器内核包含2个16位乘法器，2个40位的累加器，2个40位的ALU，4个视频ALU和1个40位移位器。DSP内核时钟(CCLK)和系统外设时钟(SCLK)可由输入时钟(CLKIN)信号获得。用户编程的倍频因子，可使片上PLL倍频CLK一体成型电感IN信号。内核时钟最高可达300 MHz，系统外设时钟最高可达133 MHz，为了达到实时性，系统把内核时钟倍频至300 MHz。

系统中ADSP-BF531所使用资源包括2个定时器、UART、SPI端口、SPORT端口。系统初始化后，ADSP-BF531首先设置PLL，倍频输入时钟．产生内核时钟和系统外设时钟。然后初始化内部总线、SPI端口、UART、SPORT端口、设置中断。接着通过SPI端口初始化CS8420。然后控制CPLD选通主路，进入信号检测、分选状态。ADSP-BF531拥有16个功能强大的PF引脚，既可作为I／O引脚，也可作为中断。由于系统涉及到控制信号，所以采用PF作为控制引脚。对CPLD中数据分时提取，控制信号分选。

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