基于PCIe总线的卫星导航信号传输系统设计

(2)发送存储器写数据包（MWR包）：在配置寄存器中存储着每次DMA写操作的相关参数，当DMA写开始后，TX端会根据上述寄存器参数来组织发送相应的MWR包。

(3)发送存储器读数据包（MRD包）：该数据包用来读取上位机的回传数据，当DMA读开始后，TX端会根据配置寄存器参数组织发送相应的MRD包。

2.2.3 数据接收模块

接收端（RX_ENGING）接收上位机经PCIe IP硬核传输过来的TLP包，其状态机设计如图5所示，可以大致分为以下几种状态跳转：

（1）接收完成包（CPLD包）：当TX端发出对上位机的读请求后，RX端会收到上位机发出的CPLD完成包，其中包内的数据即为所要读取的PC端数据，此时状态机进入CPLD状态，开始接收PC端的数据。

（2）接收存储器写数据包（MWR包）和存储器读数据包（MRD包）：PC端能够读写板卡的范围只能是配置空间的配置寄存器，并且每次读写只能是一个双字。PC端通过读写BAR空间来实现板卡与上位机的“交流”，大致可以概括为以下两点：

①对于DMA写操作：PC端通过MWR包来设置相应寄存器的值，主要包含：WriteDMATLPAddress、WriteDMATLPSize、WriteDMATLPCount、DCSR2、INT。通过MRD包来读取相应寄存器的值，在DMA写过程中主要读取DMA写结束寄存器来判断D压膜电感制造商MA写是否结束。

②对于DMA读操作：PC端通过MWR包来设置相应寄存器的值，主要包含：ReadDMATLPAddress、ReadDMATLPSize、WriteDMATLPCount、DCSR2、INT。通过MRD包来读取相应寄存器的值，在DMA读过程中主要读取DMA读结束寄存器来判断DMA读是否结束。

其操作配置空间寄存器流程如图6所示。

2.2.4 中断控制模块

中断是为计算机处理紧急事件或非预测事件而设计的，也是PCIe传输系统设计的重要组成部分[6]，优良的中断设计可以有效提高整个系统的性能。在Xilinx平台中，发出中断主要操作核的4个信号，其时序图如图7所示，cfg_interrupt_n为中断信号，在整个中断周期内拉低两次，第一次表示发出中断，第二次表示清除中断。

设置配置空间偏移地址0x50为中断寄存器，其具体格式如表3所示。当DMA读或者写完成后，FPGA发出相应的读写完成中断到上位机，同时将中断寄存器中的中断有效位和读/写位置1，上位机驱动收到该中断后，读取BAR空间中断寄存器的值，判断中断类型，进入相应中断处理程序，此后FPGA端发出清除中断信号，同时将中断寄存器各位置0，当上位机收到该信号后，跳出中断控制程序，数据传输结束。

3 实验与测试

数据采集传输卡设计完成后，在基于PCIe的总线的上位机上进行测试，A/D端接入射频前端的模拟中频信号，经数据处理、缓存后送入PCIe总线并传入上位机，FPGA程序使用Verilog语言编写，在ISE开发环境进行设计和测试，上位机驱动采用微软的驱动开发环境WDF（Windows Driver Foundation）。系统集成后首先利用ISE ChipScope工具对硬件逻辑设计部分进行验证，图8所示为一次导航数据DMA传输的时序图，为了便于观察时序，设置一次传输DMA的包个数为100。时序分析可知，中断控制信号cfg_interrupt_n在数据发送端口trn_td发送完数据包后，连续两次有效，最终完成一次DMA的传输。

考虑到上位机对FPGA发出的PCIe的中断处理需要一定时间，而这个时间在DMA传输数据量较小时对系统性能影响较大，因此在速度测试时参考了3个速度，分别是传输卡、设备驱动以及应用程序，传输卡速度为PCIe传输接口上的总线速度，不考虑上位机的中断响应时间，测试结果如图9、图10所示。结果表明，在传输数据较小时由于上位机中断处理所需时间，驱动层与应用层读写速度较慢；当传输数据逐渐增大后，三者传输速度趋于一致，DMA写速度为800 MB/s，DMA读速度为630 MB/s。

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GND1和GND2没连吗？是不是电压反馈失效了？

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