基于FPGA的RapidIO节点设计和实现

RapidIO网络中FPGA上的RapidIO节点，可以采用Xilinx RapidIO解决方案实现。Xilinx RapidIO解决方案如图2所示，它由物理层核，逻辑传输层核、缓冲器核和参考设计4个部分组成。其中参考设计控制时钟、复位和配置空间的存取。

　

图2 Serial RapidIO 功能框图

逻 辑层和传输层接口如图3所示。逻辑层通过Xilinx特有的本地Link接口与物理层相连，以构成RapidIO节点。逻辑层分为几个模块来控制发送和接 收包的串接和解析。其中用户接口（User InteRFace）包含4个端口 (Initiator Request, Initiator Response, Target Request 和Target Response) ，从这里向remote节点发送包或接收remote节点发送的包，它是使用Xilinx SRIO解决方案时用户通信使用的接口。还可以从这些端口发起到本节点配置寄存器的读写操作。维护接口包含

2个端口（Maintenance Request/Response Port和Configuration Register Port），控制对逻辑层的配置寄存器以及用户定义寄存器或物理层配置寄存器的读写。

图3 逻辑层和传输层接口

4 验证设计实例

FPGA 芯片选择Xilinx的V5系列的芯片XC5VLX110T，它内置了16个RocketIO收发器，支持从100Mbps到3.75Gbps串行数据传 输速率，支持目前流行的包括RapidIO在内的高速串行I/O接口标准。能够在它的基础上实现RapidIO高速串行数据传输系统。在程序中还通过添加 VIO核以方便控制消息、门铃等的发送。试验平台构架如图4所示，在FPGA中通过ChipScope来观察相关信号进行验证。

图4 调试环境

通过远端ppc节点向fpga发门铃和消息，chipScope在fpga接收端口Target Request得到的结果如图5，图6所示，触发信号选用帧起始标记treq_sof_n。由图可见FPGA的rapidIO节点可以正确的接收消息和门铃。

图5 门铃试验结果

图6 消息试验结果

5 结束语

RapidIO互连有效的应对了高性能嵌入式系统在可靠性和互连性方面的挑战。这里使用Xilinx公司的rapidIO解决方案实现了系统中FPGA的RapidIO节点，在新一代通信及数据网络应用中具有广泛的应用背景

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