基于FPGA的OLED真彩色动态图像显示的实现
来源： 作者： 发布时间：2016-09-01 09:33:04 浏览量：同理，OLED显示屏的列被分为80个Block，每个列Block的选通时间为2．315μs，列扫描起始信号sty的周期为185．1 85μs，占空比为1：80。列驱动脉冲cpy和cpby亦是一对反相不交叠的脉冲信号，占空比为50％，在脉冲信号的高电平和低电平时，都有一个 Block被选通。由于每个列Block的选通时间为2．315μs，所以列扫描驱动脉冲cpy和cpby的周期为4．630 μs。
在每个列Block选通期间，从FIFO中并行读出的8个8 bit数据进入数据锁存器锁存。在每个BLOCK选通期间都将进行一次数据的锁存，所以数据锁存信号Lock的周期为2．315μs。因为当16个8位的数据装载寄存器都载满数据的时候才进行这144个数据的锁存，所以16位移位寄存器时钟clk_reg的周期为0．145μs。从FIFO中读出数据的速度必须和向数据装载寄存器中装载数据的速度一致，则FIFO的读时钟clk_fifo的周期也为0．145μs。对0．15μs（6．896 MHz）进行近似为7 MHz，所以令系统的基本时钟为14 MHz，由FPGA外部晶振产生。读时钟为基本时钟的二分频。
1.5 FPGA工作流程
FPGA处理器是设计的核心部分，其工作流程为，在每个clk_fifo时钟周期下，从8个FIFO缓存中并行读出8个8 bit像素数据，在时钟clk_reg上升沿到来时，16位移位寄存器发生移位，它的输出端接16个8位数据装载寄存器的片选端，这样16个8位数据装载寄存器逐个被选通，此时这些数据就可以载入到16个8位数据装载寄存器中，这16个8位寄存器的输出端接在144位锁存器的输入端上。16个时钟 clk_reg上升沿过后，16个8位数据装载寄存器都将依次被装载满，此时数据锁存信号Lock到达，将144个数据锁存到144位数据锁存器中，然后这些数据进入到DA转换模块，转换成16路模拟量，送至OLED显示屏，完成一个Block数据的载入。
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